半導体メモリ技術の研究開発に関する国際学会「国際メモリワークショップ(2025 IEEE 17th International Memory Workshop(IMW 2025))」が、米国カリフォルニア州モントレーで2025年5月18日～21日(現地時間)に開催された。最終日の技術講演会が完了した後には、チェアパーソンによる恒例の閉会挨拶(クロージング・リマークス)が実施された。
ここからは技術講演会の注目講演を紹介しよう。初日の基調講演では、Micron Technologyが最新世代である第9世代の3D NANDフラッシュメモリ技術を解説するとともに、次世代品である第10世代以降の3D NANDフラッシュ技術を展望した。その概要をご報告する。 第9世代の3D NANDフラッシュメモリはシリコンダイ当たりの記憶容量は1Tbitと前世代の第8世代品と変わらないものの、記憶密度をメモリセルアレイで40%増、シリコンダイで30%増と大きく高めるとともに、最大データ転送速度を1.
5倍に向上させている。 第9世代の3D NANDフラッシュメモリで興味深いのは、ワード線の積層数が276層と、前世代の232層と比べて19%しか高層化していないことだ。単純計算ではメモリセルアレイの記憶密度は19%しか向上しない。高層化以外の工夫によってメモリセルアレイの記憶密度を40%増に高めていることが分かる。高層化以外の工夫とは、粗く言ってしまうと水平方向のサイズ縮小である。たとえばダミーのピラーを削除した。この工夫によってブロックの高さを約14%減らした。またページバッファの数を第8世代の16個から第9世代では6個に減らしてページバッファのシリコン面積をG8の半分に縮めた。詳細は省くが、このほかにも工夫がある。3D NANDフラッシュの将来展望では、第10世代以降の技術的な課題と対策を論じた。高層化を継続していく方針自体は変わらないものの、技術課題は無限長のらせん階段を登るように難しくなり続ける。立ち止まることは許されない。まず単純な高層化は、メモリスルーホールやピラーなどの孔を開けるエッチングの縦横比を高める。低温エッチングといった高アスペクト比に対応した要素技術が開発されているものの、コスト増を招かない方向で使いたい。 第9世代でメモリセルスタックの高さは13μmを超えており、2つのデッキで構成されているので単純計算では1つのデッキが高さ6.5μmになる。メモリホールの直径を仮に0.15μmとすると、アスペクト比は43を超える。 この対策としてMicronは、絶縁膜にエアギャップを導入するとともに、メモリスルーホール側壁全面を被覆していた窒化膜をセルトランジスタのゲート対面部だけに局所化することで、上下で隣接するセル間の干渉を抑えた。「Confined SN」とMicronは呼んでいる。第10世代の3D NANDフラッシュでは、この技術を採用する可能性がある。 隣接セル間の干渉を抑える「Confined SN」技術。左は構造図。青い部分がワード線金属、白い部分がエアギャップ。黄緑色の部分が絶縁膜、やや濃い緑色の部分がトンネル絶縁膜。右はセルストリングの断面を電子顕微鏡で観察した画像。MicronがIMW 2025で発表した論文から 「Confined SN」の採用により、プログラム時間は従来に比べて10%短くなり、隣接セル間の結合容量はおよそ半分に減る。メモリセルの書き換えを繰り返したときのメモリウインドウは、1万サイクル経過後もほとんど劣化が見られない。 「Confined SN」技術を導入することによるメリット。左はプログラム時間の短縮、中央は隣接セル間の結合容量、右は書き換えサイクルの繰り返しによるメモリウインドウの変化。MicronがIMW 2025で発表した論文から周辺回路とメモリセルアレイの幾何学的なレイアウトにも目を向けよう。Micronに限らず3D NANDフラッシュの大手メーカーは、CMOS周辺回路の上にメモリセルアレイをレイアウトすることでシリコン面積を削減する、「CuA」と呼ばれる工夫を最新世代の製品では採用している。Micronは技術世代が新しくなるごとに、ウェハ張り合わせコストが低下し、一方でモノリシックに製造するCuAのコストが上昇すると推定した。近い将来には、ウェハ張り合わせのコストがCuAに比べて低くなる。 CMOS周辺回路のウェハとメモリセルアレイのウェハを張り合わせる。左は構造図。右はモノリシックCuAのコストとウェハ張り合わせのコストを比較したもの。性能重視品、主流品、容量拡大重視品と分けてプロットした。性能重視品は、早い段階でウェハ張り合わせがコスト優位になる。MicronがIMW 2025で発表した論文からすでに述べたように、ワード線の積層数を増やす「高層化」とともに、ワード線金属と線間絶縁膜を薄くしていく。この工夫を継続していくときに大きな問題となるのが、絶縁破壊である。プログラムと消去では比較的高い電圧を電極に加えるので、絶縁破壊が問題となりやすい。 高層化の進展に伴う課題と対策の例。ワード線層間の距離を短くすることで垂直方向の高さを抑える。するとセルトランジスタ内部で絶縁破壊の可能性が高まる。対策として従来の酸化窒化膜を、強誘電体膜に変更する。強誘電体膜の分極反転に要する電圧はNANDフラッシュに比べるとかなり低いので、絶縁破壊の恐れが著しく減少する。MicronがIMW 2025で発表した論文から 対策として考えられているのが、記憶原理を「電荷捕獲」から「強誘電体の分極」に変更することだ。電荷を捕獲する酸化窒化膜を強誘電体膜に変更する。強誘電体膜の分極の向きを論理値の高低に当てはめる。強誘電体の分極反転に必要な電圧はNANDフラッシュに比べると大幅に低い。このため、絶縁破壊の恐れがなくなる。 3D NANDフラッシュメモリの高密度化原理である「高層化」は今後、さらに難しくなる。対策はいくつもあるが、対策そのものが別の問題を生じるという悪循環も一部では発生している。マシンラーニング/AIの急速な進化によって3D NANDフラッシュメモリの高密度化に対する要求はさらに高まっている。この先しばらくは、同時に複数の要素技術を開発して取捨選択しながら、3D NANDフラッシュの改良を継続していく状況が続くだろう。
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